Publicação
Codificador JPEG baseado em FPGA
| dc.contributor.advisor | Ferreira, Artur Jorge | |
| dc.contributor.advisor | Dias, Tiago Miguel Braga da Silva | |
| dc.contributor.author | Brilhante, André Miguel de Sousa | |
| dc.date.accessioned | 2012-10-12T16:03:37Z | |
| dc.date.available | 2012-10-12T16:03:37Z | |
| dc.date.issued | 2012-05 | |
| dc.description.abstract | O presente trabalho consiste na implementação em hardware de unidades funcionais dedicadas e optimizadas, para a realização das operações de codificação e descodificação, definidas na norma de codificação com perda Joint Photographic Experts Group (JPEG), ITU-T T.81 ISO/IEC 10918-1. Realiza-se um estudo sobre esta norma de forma a caracterizar os seus principais blocos funcionais. A finalidade deste estudo foca-se na pesquisa e na proposta de optimizações, de forma a minimizar o hardware necessário para a realização de cada bloco, de modo a que o sistema realizado obtenha taxas de compressão elevadas, minimizando a distorção obtida. A redução de hardware de cada sistema, codificador e descodificador, é conseguida à custa da manipulação das equações dos blocos Forward Discrete Cosine Transform (FDCT) e Quantificação (Q) e dos blocos Forward Discrete Cosine Transform (IDCT) e Quantificação Inversa (IQ). Com as conclusões retiradas do estudo e através da análise de estruturas conhecidas, descreveu-se cada bloco em Very-High-Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) e fez-se a sua síntese em Field Programmable Gate Array (FPGA). Cada sistema implementado recorre à execução de cada bloco em paralelo de forma a optimizar a codificação/descodificação. Assim, para o sistema codificador, será realizada a operação da FDCT e Quantificação sobre duas matrizes diferentes e em simultâneo. O mesmo sucede para o sistema descodificador, composto pelos blocos Quantificação Inversa e IDCT. A validação de cada bloco sintetizado é executada com recurso a vectores de teste obtidos através do estudo efectuado. Após a integração de cada bloco, verificou-se que, para imagens greyscale de referência com resolução de 256 linhas por 256 colunas, é necessário 820,5 μs para a codificação de uma imagem e 830,5 μs para a descodificação da mesma. Considerando uma frequência de trabalho de 100 MHz, processam-se aproximadamente 1200 imagens por segundo. | por |
| dc.identifier.uri | http://hdl.handle.net/10400.21/1808 | |
| dc.language.iso | por | por |
| dc.peerreviewed | yes | por |
| dc.subject | Processamento digital de imagem | por |
| dc.subject | JPEG | por |
| dc.subject | Codificação com perda | por |
| dc.subject | DCT | por |
| dc.subject | VHDL | por |
| dc.subject | FPGA | por |
| dc.title | Codificador JPEG baseado em FPGA | por |
| dc.type | master thesis | |
| dspace.entity.type | Publication | |
| rcaap.rights | openAccess | por |
| rcaap.type | masterThesis | por |